新型オペアンプ回路のシミュレーション

どうも。Ynicoioです。

低歪オペアンプ回路を作成しました。

二段増幅です。一段目はPNトランジスタをダイオード接続して負荷にしたものを、正負入力でつなげたものです。二段目はふつうのエミッタ接地ですね。ゲインは後段のバッファのゲインによって変化しますが、だいたい100dBは出ます。

この回路の何がすごいかって、LTSpice で歪率が-160dB以下なことです。

二次歪、三次歪、それ以降ともに-160dB以下です。

これには、一段目のダイオード接続が大きいと考えられます。入力トランジスタにつねに入力トランジスタのエミッタ電流と同じ電流をそれぞれ流せるように制御されるため、抵抗やエミッタ接地などの非線形負荷に比べ歪が小さくなります。

二段目はけっこう自由に設計できます。今回はゲインが不足しがちだったのでいつものエミッタ接地を使用しています。歪を減らすためにはウィルソンカレントミラーとかを使用するといいと思います。

後段はバッファです。この回路ではBJTペアのバッファですが、ここをJfetペアのバッファにしたりしてバイアス電流を流れないようにすれば、さらなるゲイン増加を見込めます。

この回路は何もしないと位相が回ります。位相補償またはゲイン設定が必要です。